不靠EUV,华为亮出底牌：「韬定律」与逻辑折叠，麒麟/昇腾的另一种摩尔路
在芯片行业，过去二十年几乎所有人都在做同一道填空题：把晶体管做得更小，用更先进的光刻节点换取性能与能效的代际跃升。但当先进制程节点被人为锁住之后，这道题的原有解法就不再是”能不能”的问题，而是”还要不要死磕那条唯一路径”的问题。在近日举行的 ISCAS 2026（国际电路与系统研讨会） 上，华为董事、半导体业务部总裁 何庭波 给出了一份截然不同的答卷——「韬（τ）定律」，以及在此理论基础之上落地为工程现实的核心手段：逻辑 folding（逻辑折叠）。一句话概括其主张：节点固定，也能继续一代代把性能做上去，而且不需要等新光刻工艺。
一、「韬定律」到底是什么？——从”几何缩放”走向”时间-空间缩放”
何庭波提交至中科院科技论文预发布平台的论文题目是 《A Time Scaling Theory for Multi-Layer Electronic Systems》，核心论点相当犀利但不玄乎：
- 单纯的「几何时代」已经结束——晶体管微缩这条主线仍然重要，但它不再是唯一杠杆，也不再是约束被解除后的自动增长引擎。
- 摩尔定律只盯住了「空间密度」（单位面积塞多少管）这一个尺度，而现实中，一块芯片的性能瓶颈早已不只是”管够不够密”，还包括信号怎么走、时钟怎么同步、功耗和热怎么分配、层与层之间怎么协作。
- 于是华为提出用 时间尺度 + 多层电子系统 的视角来重新建模芯片进步规律——这就是「韬定律」的本质：从二维平面微缩的单线程叙事，切换到三维空间拓扑与时间行为联合优化的多线程叙事。
用更通俗的话讲：以前大家拼命把房子往”平铺压缩”的方向盖（更小的晶体管、更密的走线），现在华为的方案是把关键功能分层叠起来，并通过精确的时间调度与片上互连重组，让这些”上下层”像一个协同系统那样工作，从而在不换更先进制程的前提下挤出显著收益。
二、LogicFolding（逻辑折叠）首次量产上车：麒麟 2026 交卷
论文明确指出，「韬定律」的第一次生产规模验证选在了可能是最难的场景里——手机 SoC。原因也很实在：智能手机 SoC 是一块芯片撑起整个系统的典型案例，没有多插槽并行可以靠、也没有千节点集群可以靠互连带宽遮丑；所有性能都从单芯片里出，功耗只有几瓦，还被手掌大小的热环境死死卡住上限。能做到，才算真章。
关键实测数据（来自论文/报道引用的测试结果）
- 等效晶体管密度在一个世代内从约 155 MTr/mm² 提到 238 MTr/mm²——何庭波指出，这种幅度的提升在过去通常需要 三年几何缩放 才能走到。
- SoC 性能核心能效提升 41%，最大时钟频率提升近 13%（报道称麒麟 2026 的 CPU 性能核心频率推到 3.1GHz）。
- 上下层之间的 高速全局片上网络（NoC）数据路径把占用面积压减 55%，同时提升了电源传递稳定性。
- SRAM 侧：逻辑折叠缩短了关键路径，降低每比特能耗，并把操作频率抬高 40%+。
- 在典型处理核心上，双层折叠架构让时钟缓冲器数量砍掉 50%+，时钟偏移降约 25%，布线长度缩约 30%。
- 后硅时钟偏移调整方案单独再贡献 >5% 的 SoC 性能。
更重要的是一句定性结论：这些收益不是靠新的光刻工艺步骤拿到的，而是靠三维空间里的逻辑分布拓扑重组实现的。 换句话说，”节点不变，玩法升级”。
保守起步，但已经够狠
报道也提到，麒麟 2026 的 LogicFolding 还是偏保守用法：混合键合间距做到 1.5 μm，折叠只对关键路径选择性应用，而非全芯片铺开。即便如此，频率照样往上走——这说明”选择性关键路径折叠”本身就已经能把过去几年拿不到的增益补回来一部分。
三、路线图读完后更震撼：2027 已在 Silicon，2035 瞄准 400 MTr/mm²+
论文给出的后续节点信息，比单代数据更值得品：
| 代际标记（论文表格写法） | 状态 | 含义 |
|---|---|---|
| 麒麟 2026 | 今年秋季面世 | LogicFolding 首次量产上车 |
| 麒麟 2027 | Silicon（已有实质硅片） | 说明路线不是画饼，已在向前走 |
| 麒麟 2028 / 2029 | Pre-silicon | 还在设计/仿真阶段，但路线图上存在 |
未来十年的判断是：逻辑折叠会从「局部关键路径折叠」演进到「全规模、多层折叠」——三活动层、四活动层甚至更多。 晶体管密度预计到 2035 年达到 400 MTr/mm² 或更高，并且 LogicFolding 为麒麟系列突破 4GHz 及以上铺路——而且强调这在成本维度上也被认为经济可行。
这段表述的潜台词其实很清楚：华为不是在赌某一个神奇材料或某一台神秘光刻机的”解禁时刻”，而是在建一套可迭代的工程体系——一层一层叠，一代一代扩应用面，收益是可积累的。
四、昇腾侧的故事：AI 加速器的另一条堆叠路线
手机 SoC 之外，论文同步给出了 AI 芯片侧的组合拳思路：
- 当前阶段（~2025–2026）：昇腾路线依赖 chiplet（芯粒）+ 2.5D 扇出封装 + 3D 堆叠（微凸点/标准间距混合键合），代表产品序列如昇腾 910C → 昇腾 950。
- 约 2030 年节点：在 AI 加速器类别中引入 LogicFolding，把”分层堆叠 + 时间缩放”的优势从手机 SoC 扩展到数据中心的大算力侧。
- 目标量级：硬件集成预计到 2035 年提高 100 倍以上（相对基准的集成度/效率提升口径）。
这与麒麟的逻辑是一致的：先把分层互连、混合键合、电源/热/时钟协同这些硬骨头在移动端啃下来，再把它推进到对算力饥饿更严重的 AI 场景。
五、该怎么理解这件事？——它不是”弯道超车”，而是换了一条赛道定义权
外界最容易把这篇新闻读成”华为又搞了个黑科技突破封锁”的情绪爽文，但它的真正分量在于 方法论层面的宣告：
当先进节点不可得，性能提升不必等光刻解放，而可以通过系统-电路-物理协同的”空间折叠与时间缩放”继续推。
「韬定律」这个名字本身也有象征意味——它不试图推翻摩尔定律的历史地位，而是说：摩尔定律的空间那一维快到头了，下一步是加上时间维与多层维，形成一套新的增量引擎。 而 LogicFolding 就是这套理论在工程上落地的第一个重量级作品。
当然，也要保持冷静：论文数据、路线展望与实际大规模商用体验之间仍有距离；1.5 μm 键合间距是否足够成熟、良率与成本曲线在长期是否真的”经济可行”、以及多层活动层带来的热与应力问题能否被持续抑制，都需要后续数代产品来验证。但可以确认的一点是——华为把「节点锁死≠性能停滞」这个命题，从口号推进到了可量化、可复现、可路线图的工程框架里。
这或许才是「韬定律」最值得关注的长期意义：它不是一次性的补救，而是在重新定义”下一代芯片进步”到底靠什么来记账。
参考来源：IT之家援引何庭波论文《A Time Scaling Theory for Multi-Layer Electronic Systems》（中科院预发布平台 chinaxiv.org/abs/202605.00224）及 ISCAS 2026 发表内容。